隨著電力電子變能裝置功率等級的提升, 核心電力電子器件的芯片封裝密度提高, 器件的芯片結溫越來越高, 對器件的熱可靠性提出了更加嚴苛的要求, 因此封裝失效成為一個廣泛關注的問題[1-3]。有研究表明, 器件的芯片結溫每升高10℃, 壽命就會降低一半, 而功率器件由于電壓電流等級較高, 所以其失效基本上都與工作時能量過大而引起芯片整體或局部結溫過高有關[4-5]。功率器件的封裝實現了內部結構與外部環境之間的電氣、熱和機械連接, 并為器件提供良好的散熱途徑, 保障了器件維持良好的熱穩定性, 對提高功率器件封裝可靠性具有重要作用, 但焊料層是器件封裝結構的薄弱環節之一。因此, 有必要就焊料層缺陷對器件熱穩定性進行研究。

焊料層處于器件散熱的主要通道上, 對器件的性能和熱穩定性起著重要的作用。焊料層由于疲勞而出現空洞, 降低了器件的導熱性能, 芯片結溫升高, 使一些電、熱參數發生漂移, 如導通電阻RDS增大等[6-9], 進而又對傳熱特性產生影響, 造成器件安全工作區縮小, 嚴重影響器件的熱穩定性。

國內外針對焊料層空洞問題進行了一些研究。Katsis D C、Fleischer A S等人結合相關實驗, 對空洞與熱阻之間的關系進行了研究[10-13]。張小玲等人主要采用有限元方法, 分析了芯片焊料層厚度、空洞等因素對大功率器件封裝溫度場[14-17]和應力場[18]的影響;雖然也對空洞對封裝熱特性影響機理進行了描述, 但各有側重, 缺少在同一工況下的系統完整的機理描述和建模分析。

本文通過有限元方法研究芯片焊料層和襯底焊料層空洞對芯片最高結溫的影響規律, 并引入傳熱學Fourier定律對影響規律加以分析, 系統全面地分析焊料層空洞對絕緣柵雙極型晶體管 ( 富士IGBT) 熱穩定性影響機理和規律并進行實驗驗證。

本文以某1 200 V/50 A半橋 富士IGBT器件為參考, 構建7層結構 (如圖1所示) 的有限元熱仿真模型。 富士IGBT模型材料參數如表1所示, 其中陶瓷覆銅板 (direct bonded copper, 簡稱DBC) 上銅層不規則, 以實際模塊的封裝形狀和尺寸為準。由于半橋結構對稱, 所以選取模塊的1/2進行建模, 忽略鋁線和其他接線端子, 如圖2所示。

采用ANSYS軟件進行相關有限元仿真, 對模型仿真條件進行如下設定: (1) 芯片均勻產熱, 加熱有功功率為70 W, 芯片體積產熱率為2.7 GW/m3, 熱量通過7層結構逐層傳遞, 忽略 富士IGBT模塊上表面對流換熱和熱輻射。 (2) 整個模塊安裝在水冷散熱器上, 接觸良好對基板面均勻散熱, 對流散熱系數為2 000 W/ (m2·K) , 環境溫度為25℃, 基板3個側面與空氣自然對流散熱, 對流散熱系數為10W/ (m2·K) [19]。

研究單個空洞大小、位置時, 在芯片焊料層上取5個典型位置作為代表, 如圖3所示。這5個典型位置代表了芯片焊料層空洞的整個分布, 位置1是焊料層中心, 位置2是頂角, 位置3是邊緣中點, 位置2、3位于焊料層外邊緣, 位置4、5分別位于位置1和2、位置1和3的中間位置, 通過這幾個點的規律可得到完整的空洞分布位置的規律。位置6是襯底焊料層上遠離芯片的位置, 本文1.3節將會對其進行分析。在典型位置設置不同半徑R的空洞, 進行有限元仿真。定義空洞率η為空洞面積與焊料層總面積之比, 將空洞總面積除以芯片焊料層面積即換算成空洞率, 結果如圖4、圖5所示。圖4中:圖4 (a) 是位置1、4、5器件溫度場分布示意圖, 芯片最高結溫均出現在空洞上方;圖4 (b) 是空洞在位置1、4、5處對芯片最高結溫θjmax的影響。

芯片結溫定義的是 富士IGBT集電極和內部基區接觸的PN結的結溫, 該PN結在 富士IGBT工作時是正偏的。芯片在ANSYS建模中等效為1個方塊, 如圖1、圖2所示, 根據實際不同電流下的 富士IGBT的導通電壓, 計算出導通穩態損耗, 作為熱源直接加載到芯片ANSYS模型上。

由圖4、圖5可得, 在位置相同時, 空洞越大則芯片結溫越高;在空洞大小相同時, 位置1和焊料層邊緣位置特別是位置2處空洞對芯片最高結溫的影響效果明顯。

研究多個空洞對芯片最高結溫的影響, 引入3種規則的空洞分布模型, 包括邊緣分布、集中分布、均勻分布, 如圖6所示。單個空洞大小相同, 研究空洞率范圍為5%~50%時3種空洞分布對芯片最高結溫的影響, 結果如圖7所示。

由圖7可知, 在空洞率相同時, 集中分布對芯片最高結溫的影響最大, 均勻分布的影響次之, 邊緣分布的影響最小;對比圖4、圖5, 在相同空洞率下, 單個大空洞對芯片最高結溫的影響比多個空洞的影響大。

引入傳熱學中的Fourier定律, 針對芯片焊料層空洞對芯片結溫分布規律進行分析, 其數學表達式為

式中:Q為導熱過程中傳導的熱流量;λ為導熱系數;A為垂直于熱流的截面積;?T為溫度梯度, 表征溫度場在空間上改變的大小程度, 溫度增大方向為正, 溫度梯度增大, 芯片結溫升高。由式 (1) 可得

焊料層空洞減小了芯片熱量向下傳遞的截面面積A, 空洞越大, 截面 (芯片下表面) 面積A就越小。由式 (2) 可知, 當傳導的熱流量Q一定時, 熱量通過的給定截面面積越小, 芯片的溫度梯度就越大, 方向垂直芯片下表面向上;溫度梯度表征溫度場在空間上改變的大小程度, 溫度梯度增大, 芯片結溫升高。因此在位置相同時, 單個空洞越大, 芯片最高結溫就越高。

焊料層空洞位置對芯片結溫的作用機理已經在文獻[19]中分析過。在芯片中越靠近芯片中心, 垂直芯片方向溫度梯度就越大, 因此如果空洞分布越往中心位置集中, 就會阻礙越多的熱量向下傳導, 芯片的結溫也就越高, 如圖7所示。

由上文可得, 在空洞率相同時, 單個芯片焊料空洞對芯片結溫的影響比多個空洞大。在研究襯底焊料層空洞時, 重點研究單個空洞對芯片結溫的影響。在襯底焊料層上取位置1、2、3, 對應圖3相應位置, 襯底焊料層位于如圖1所示的DBC下銅層和基板之間, 位置1、2、3在襯底焊料層內部, 位置6為襯底焊料層遠離芯片正下方的位置。在位置1、2、3、6設置不同大小空洞, 研究單個空洞大小位置對芯片結溫的影響。

圖8為襯底焊料層不同位置空洞半徑R對芯片最高結溫θjmax的仿真結果。在空洞大小 (半徑R) 相同時, 空洞距離芯片中心越遠, 芯片最高結溫就越低。如果將圖4、圖5橫坐標改為空洞半徑, 對比圖8就可以得到以下結論:空洞大小相同時, 芯片焊料層空洞對芯片最高結溫的影響效果比襯底焊料層空洞明顯。

在襯底焊料層中空洞大小、位置對芯片結溫的作用機理與芯片焊料層空洞相關機理類似。襯底焊料層與芯片之間隔著芯片焊料層和DBC板, 襯底焊料層空洞不能直接對芯片結溫施加影響, 因此空洞率相同時, 襯底空洞對芯片結溫的影響明顯不如芯片焊料層。

實驗過程如圖9所示。取一批樣品進行溫度沖擊實驗, 加速焊料層受熱應力疲勞過程。溫度沖擊是由溫度沖擊實驗箱完成的, 設置高溫為135℃, 低溫為-40℃, 對一批20個 富士IGBT樣品進行連續沖擊實驗, 每隔約200個循環周期, 取出來測1次空洞的情況, 從中選取空洞情況滿足要求的樣品。分批次實驗不同時間后, 獲得不同的空洞情況, 然后利用超聲波掃描顯微鏡來測量樣品的芯片焊料層空洞率, 最后將樣品接入電路, 施加相同的加熱有功功率和散熱條件, 待芯片結溫穩定后分別用熱敏參數法和紅外探測法來測量芯片結溫。

利用超聲波掃描顯微鏡來測量樣品空洞率, 結果如圖10 (部分樣品) 所示。圖10 (a) 為應力實驗前的模塊, 圖10 (b) 為應力實驗后的模塊, 中心圓形區域即為空洞。

熱敏參數法是一種利用熱敏參數與 富士IGBT芯片結溫之間存在的對應關系來間接測量芯片結溫和熱阻的方法, 由于測量的是芯片端子的壓降, 因此表征的是芯片結溫的平均效應[20]。

按照圖11搭建溫度標定實驗平臺。將 富士IGBT放置在可以準確調節溫度的恒溫箱內, S1、D1分別為被測 富士IGBT芯片和與其并聯的續流二極管;I為大電流源, 提供 富士IGBT加熱有功功率;i為小電流源, 提供測試小電流, 設為0.1 A;V是測量芯片導通壓降的數字萬用表;D為二極管, 防止小電流測試時電流流入大電流源。通過恒溫箱設置不同的溫度, 讀出測試小電流下的芯片導通壓降, 得到芯片導通壓降UCE與芯片結溫θj之間關系即熱敏參數曲線方程

式中:Ua是熱敏參數曲線在芯片結溫θj為0時的電壓;CT是擬合得到的UCE隨θj的變化率。

在器件芯片正下方底板位置設置溫度傳感器測量器件底板殼溫, 通過計算機軟件控制大電流源滯后幾s時間斷開, 讀出測試小電流下的芯片導通壓降UCE。通過器件熱敏參數曲線方程 (3) , 推算導通壓降UCE對應的芯片結溫θj。

以其中1個樣品為例, 將其放入恒溫箱達到設定溫度后保持25 min時間使芯片各部分充分達到設定溫度, 然后導通0.1 A測試小電流, 讀出此時壓降, 繪制0.1 A測試小電流下導通壓降UCE隨芯片結溫θj的變化曲線, 如圖12所示, 并進行線性擬合, 芯片結溫定標曲線如式 (4) 所示

實際工作時, 在芯片結溫達到穩態后切換測試小電流, 迅速讀出導通壓降, 并由式 (4) 計算得到此時的芯片結溫, 如表2所示。通過圖12擬合曲線與實測值比對, 該方法的誤差可控制在2℃以內。

與熱敏參數法的不同, 紅外探測法利用紅外熱像儀直接測出芯片結溫分布情況, 如圖13所示為樣品的測試結果, 每個樣品均包含圖3所示的6個位置。選取6個空洞率逐漸升高的樣品進行測量。

測量結果如表2所示, 得到如圖14所示芯片襯底焊料層空洞率與芯片結溫之間的變化關系。需要說明的是, 加熱時間以芯片結溫達到熱平衡為準, 即芯片結溫達到穩定值;紅外熱像儀讀出的是芯片表面溫度, 通過表1可以得到芯片熱阻約為0.03K/W, 因此, 70 W時芯片表面和內部穩態結溫差最大約為2.1℃, 紅外探測的芯片結溫比實際結溫要低。

通過在大量不同應力條件下的樣品中進行篩選, 得到滿足要求的空洞情況。實驗發現, 加速應力下主要空洞出現在芯片中心附近, 因此, 選取芯片中心位置的空洞來驗證空洞建模。然后基于驗證的空洞模型, 對其他位置的仿真進行驗證。由圖14可知, 對于芯片中心位置單個空洞, 芯片最高結溫隨空洞的增大而升高, 實驗結果與仿真規律符合較好。其中, 在空洞率為27.56%的工況下, 紅外探測芯片結溫較低, 這是由于該空洞率下現有實驗所得樣品的空洞偏離芯片中心, 由1.2.1節分析可知, 此時的芯片結溫小于空洞在芯片中心處的芯片結溫, 而熱敏參數法測量的結果, 其總體效應削弱了空洞偏離芯片中心的影響, 因此2種方法測量結果差別比其他空洞率下要大。

通過熱敏參數法對芯片結溫θj進行測量, 通過熱電偶對芯片底板溫度進行提取, 通過恒流源和示波器對芯片導通穩態電壓電流進行提取, 進而計算出導通穩態損耗。熱阻Rth, j-c的計算式為

式中:θcase為芯片殼溫;PH為芯片加熱有功功率。利用式 (5) 可以計算得出不同空洞率下的熱阻變化情況, 熱阻測量結果如表3和圖15所示。

由圖15可以看出, 芯片襯底焊料層空洞率與 富士IGBT結殼熱阻近似呈線性變化關系。

軍標中一般將空洞率限制在3%~6%, 工業界一般將空洞率限制在5%~10%[21]。在進行有限元仿真過程中發現, 位于芯片焊料層中心和頂角位置, 空洞率相對較大時 (η>5%) , 芯片最高結溫與單個空洞面積、器件加熱有功功率及散熱系數呈一定函數關系變化。下面討論芯片最高結溫與空洞半徑 (R) 、器件加熱有功功率 (PH) 以及散熱條件之間的函數關系, 以便對 富士IGBT的極限工作能力進行預測表3 不同襯底焊料層空洞率下的熱阻測量結果Table 3 Thermal resistance under different void ratio in substrate

在圖5中的芯片中心和頂角位置, 在單個空洞的η>5%時, 芯片最高結溫與空洞大小 (用空洞率表示) 呈線性關系。在3維模型中心和頂角位置設置η為5%的單個空洞, 對 富士IGBT芯片上施加不同加熱有功功率, 結果如圖16所示。在空洞大小一定時, 芯片最高結溫與加熱有功功率呈線性關系。

空洞大小與加熱有功功率是相互獨立的因素, 由概率統計2維隨機變量分布函數特征, 在散熱條件一定時, 對于中心和頂角位置, 芯片最高結溫θjmax有如下關系

式中:a1、a2、a3、a4為函數的系數。利用相同散熱條件, 不同空洞半徑R和加熱有功功率PH下的芯片最高結溫數據即可擬合得到式 (6) 的系數。

控制冷卻水的流速和水溫能改變散熱器對器件基板的散熱系數。在空洞大小, 芯片加熱有功功率一定時, 分析基板散熱系數α與芯片最高結溫θjmax的關系, 仿真結果如圖17所示。圖17為5%空洞率和70 W、80 W、90 W加熱有功功率下, 芯片最高結溫隨基板散熱系數的變化曲線。

芯片結溫隨散熱系數變化復雜, 而實際工況下散熱器的散熱條件固定, 因此可以利用實際散熱條件下芯片結溫與單個空洞大小、器件加熱有功功率的函數關系, 再結合器件溫度循環下的熱疲勞和熱損傷對器件電氣性能的影響, 可對不同工況和器件狀態下的芯片結溫進行預測, 獲得器件工作的極限邊界, 指導實際應用。

1) 通過3維有限元仿真, 研究空洞對器件熱穩定性的影響, 結果表明:空洞率相同的前提下, 對角線上的空洞對芯片結溫的影響最大, 其次是邊緣, 最后是介于邊緣和中心的位置;位置相同的條件下, 影響程度從大到小依次是頂點、邊緣和中心。2種情況下, 單個空洞的影響均大于相同空洞率下的空洞分布影響, 而空洞分布中影響最大的還是中心集中分布的情況。

2) 芯片襯底焊料層空洞率與芯片結溫以及芯片結殼熱阻均呈現出近似線性關系, 有助于建立芯片疲勞與芯片結溫的關系, 該線性關系的系數是可以通過仿真或實驗數據得到的;不同電壓、電流等級的模塊, 由于芯片尺寸、焊料層尺寸不同, 所以這個系數也會不一樣。

3) 在空洞位置和散熱條件一定時, 空洞大小、芯片加熱有功功率與芯片結溫呈一定函數關系, 可基于有限元仿真規律和數據擬合得到, 掌握這一函數關系對預測芯片結溫和極限使用邊界具有重要意義。